AMD Strix & Strix Halo APU官方文件洩露：最多16個Zen5核心、40個RDNA3+ iGPU、60個AI TOP
一份所謂的官方AMD文件洩露了有關AMD Zen5驅動的Strix和Strix Halo APU的訊息，洩露了AMD下一代行動產品陣容的完整平台細節。這次洩密事件來自HKEPC，該公司設法發現了一位名為Izzukias的用戶在推特上發布的AMD官方文件。最初的貼文已被刪除，但科技媒體設法很好地掌握了情況，甚至分享了Strix和Strix Halo系列的規格頁面，該系列將採用下一代Zen 5 CPU、RDNA 3+ iGPU和XDNA 2 NPU核心。
首先我們有AMD Strix (Strix Point 1) 系列，它將使用標準單Die APU設計。這些晶片將採用台積電4製程製造，並採用最多12核心和24個執行緒的型號。到目前為止我們已經看到一些工程樣品洩漏。
至於快取，APU將採用12MB L2（每個核心1MB）和24MB L3，其中Zen 5C將分為8MB，Zen 5核心將分為16MB。該晶片還將配備32KB的L1指令快取，並增加48KB的L1資料快取（Zen 4上為32KB）。 APU將提供16個PCIe Gen 4通道。
在記憶體支援方面，Ryzen Strix APU將支援高達LPDDR5-7500和DDR5-5600記憶體，這是大多數主流筆記型電腦的標準配置。下一代Ryzen AI引擎將提供高達 50 TOPS (XDNA 2)。 AMD內部似乎稱此為AIE2+或AI Engine 2 Plus。
在iGPU方面，我們將看到總共8個RDNA 3+ WGP或16個計算單元。到目前為止我們在早期樣品中已經看到該晶片時脈高達2.6GHz，因此最終的晶片最終可以達到3GHz+左右。這些APU一度被認為將配備16MB的MALL快取。所有AMD Strix Point 1 APU都將圍繞FP8插槽進行設計。據悉Strix APU系列的TDP為45-65W，可設定至28W。
AMD Strix Halo APU將成為小晶片產品，最多可使用3個晶片、2個CCD和1個IOD。該晶片將配備多達16個Zen 5核心和32個線程。這些晶片將保留相同的L1和L2快取結構，因此L2快取最大為16MB，而L3快取將增加到每個CCD 32MB。因此我們可以在頂部（兩個CCD）晶片上看到高達64MB的L3快取。
對於iGPU方面，Strix Halo APU將保留RDNA 3+架構，但將配備20個WGP或40個計算單元。此外為了在小晶片設計上支援此類高階iGPU，IOD上還將配備額外的32MB MALL快取，這將消除該超級iGPU的頻寬瓶頸。
其他規格包括支援高達LPDDR5x-8000（256位元）記憶體，以及能夠提供高達60 TOP的AI XDNA 2 NPU。 Strix Halo APU將圍繞著最新的FP11平台展開。這些APU的TDP為70W (cTDP 55W)，並支援高達130W的峰值額定功率。
在顯示器方面，AMD Strix和Strix Halo APU都將配備eDP (DP2.1 HBR3) 和外部DP (DP2.1 UHBR10)、USBC Alt-DP (DP2.1 UHBR10) 和USB4 Alt-DP (DP2.1 UHBR10 ) ）支援作為其媒體引擎的一部分。 Strix Halo將支援DP2.1 UHBR20。
AMD預計本月下半月推出首款Ryzen 9050 Strix Point APU，敬請關注更多資訊。 也請期待在Computex 2024的AMD主題演講期間獲得更多詳細資訊。
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