AMD開啟多層小晶片設計時代，從採用3D堆疊V-Cache技術的Zen3開始

sxs112.tw · 發表於 2021-8-23 09:35:30

AMD進一步詳細介紹了其未來的多層小晶片設計技術，這些技術將整ˇ和到下一代處理器中，例如即將推出擁有3D V-Cache技術的Zen3晶片。

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該公司在HotChips 33上談到了其現有的小晶片設計以及多層晶片發展的未來發展方向。目前針對已經發布或即將推出的各種產品，有14種用於小晶片的封裝架構正在開發中。AMD表示封裝選擇和小晶片架構取決於各自產品（簡稱PPAC）的性能、功率、面積和成本。

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據AMD稱2021年將有標誌著其3D Chiplet架構設計產品的首次推出。我們已經在消費類和伺服器產品上看到了2D和2.5D封裝，但是有了3D V-Cache，我們最終將進入3D小晶片堆疊。第一款採用該技術的產品將是AMD的Zen3核心，它將在Zen3 CCD主晶片上配備SRAM快取。3D小晶片技術的使用還增加了互連密度，同時保持最低的功率和面積。此處列出了Zen3 CCD上採用的3D V-Cache技術的幾個數字。

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AMD分享瞭如何將3D V-Cache整合到Zen3 CCD之上。這是透過使用Micro Bump (3D) 和如上所述的幾個TSV互連來實現的。互連採用全新的親水性介電-介電鍵合和直接CU-CU鍵合，該鍵合是與TSMC深度合作設計和共同優化的。使用這種技術將兩個單獨的silicon（小晶片）粘合在一起。

據AMD稱Hybrid鍵合擁有9u間距，後端類似於TSV，略小於Intel的Forveros互連，擁有10u間距，互連能效比Micron Bump 3D高3倍以上，互連密度比Micron Bump 3D高15倍以上，並且這些3D小晶片由於降低了TSV電容和電感，還提供了更好的訊號/功率。