Cadence推出PCIe 6.0設計套件和採用台積電N5製程的測試晶片

幾周前PCI SIG發佈了PCIe 6.0規範的最終版草案。很快Cadence就提供了業內首批經過檢驗的IP封裝晶片。感興趣的開發者們現可借助Cadence的PCIe 6.0晶片設計套件，對各自的PCIe 6.0設計展開測試。如果一切進展順利我們或許將於2022-2023年見到PCIe 6.0的早期支援產品。

Cadence副總裁兼IP集團總經理Sanjive Agarwala在一份聲明中表示早期採用者已經開始探索新的PCIe 6.0規範，該公司期待它們透過全新的PCIe 6.0晶片設計套件取得更多積極的成果。據悉Cadence的PCIe 6.0晶片設計套件，主要包括了一個控制器、以及一個採用DSP的物理介面（PHY）。

控制器採用了多資料包處理架構，可在x16配置中支援高達1024-bit位元頻寬的資料路徑，輔以PCIe 6.0的所有關鍵特性。包括高達64GT/s的雙向資料傳輸速率、四級脈衝幅度調製（PAM4）指令、低延遲前向糾錯（FEC）、FLIT模式、以及L0p功率狀態。

值得一提的是該IP方案採用了台積電（TSMC）的N5製程，可供各種人工智慧（AI）/ 機器學習（ML）/ 高性能計算（HPC）加速器、顯示處理器、SSD控制器，以及其它需要儘快導入高頻寬支援的ASIC開發者使用。

在IP封裝之外，Cadence還提供採用N5製程的PCIe 6.0測試晶片，以説明廣大晶片開發者測試在所有資料速率下的PCIe 6.0性能與訊號完整性。晶片中包含了一個 PAM4 / NRZ雙模發射器，可確保提供最佳訊號完整性、對稱性、線性度、低抖動。

以及一個可在64GT/s的資料傳輸速率下，承受超過35dB嚴酷訊號 / 通道損耗的接收器，以提供先進的資料恢復能力。Tom's Hardware指出出隨著PCIe 6.0晶片的使用，晶片開發者將需要在相對較長的路徑上處理高達64GT/s的資料傳輸。

作為比較當前最新一代DDR5記憶體模組的傳輸速率僅為4.8-7.0GT/s 。因而確保訊號的完整性、以及支援複雜的資料恢復機制，也成為了PCIe 6.0時代的一個必須項。

消息來源