PR：Cadence與三星晶圓代工廠合作，加速AI資料中心、汽車和連網領域的SoC、3D-IC和晶片設計

Cadence今天宣布拓展與三星代工廠的合作，包括一項新的多年期IP協議，旨在擴展Cadence記憶體和界面IP解決方案在三星代工廠SF4X、SF5A和SF2P先進製程上的應用。雙方將進一步深化技術合作，利用Cadence的AI驅動設計解決方案和三星先進的SF4X、SF4U和SF2P製程，為AI資料中心、汽車（包括高級駕駛輔助系統 (ADAS)）以及下一代射頻連接應用提供高性能、低功耗的解決方案。

Cadence的AI驅動設計解決方案以及全面的IP和晶片解決方案組合，可提高設計人員的生產力，並加快採用三星代工廠先進製程的尖端SoC、晶片整合和3D-IC的上市時間 (TTM)。 Cadence高級副總裁兼晶片解決方案事業部總經理Boyd Phelps表示：我們支援採用三星代工廠製程的全系列 IP、子系統和晶片，而我們最新的多年期IP協定將進一步加強我們之間的持續合作。透過將Cadence的AI驅動設計和晶片解決方案與三星的先進流程相結合，我們將為他們提供所需的尖端技術，並更快地將市場推動

三星電子副總裁兼代工設計技術團隊負責人金亨玉補充：Cadence從RTL到GDS的全套數位工具現已獲得三星最新SF2P製程的認證，支援Hyper Cell和LLE 2.0等先進技術。和界面IP解決方案，這進一步加強了我們的合作夥伴關係。

擴展的SF4X IP產品組合包括LPDDR6/5x-14.4G、GDDR7-36G、DDR5-9600、PCI Express (PCIe) 6.0/5.0/CXL 3.2、通用晶片互連高速 (UCIe)-SP 32G和10BCI 協定、BWB20、UCIe)-SP 32G和10B20,4203.031(BE2x32G和10B.32G控制器） IP，可實現完整的系統解決方案。專為汽車應用量身定制的LPDDR5X-8533 PHY IP完善了SF5A IP平台解決方案，在現有SF2P產品中增加新的32G PCIe 5.0 PHY可滿足領先的AI/HPC客戶的需求。

數位全流程認證和先進的數位技術開發
採用廣泛的設計和技術協同優化 (DTCO) 項目，Cadence數位全流程已通過最新的三星SF2P製程認證，包括三星Hyper Cell方法。此外Cadence實現了對三星局部版圖效應 (LLE) 時序精度的支援。 Cadence和三星也正在合作開發下一代製程的DTCO。 Cadence Pegasus驗證系統已通過三星SF2P和其他三星製程的認證。 Cadence實體驗證流程經過最佳化，使共同客戶能夠利用強大的可擴展性實現簽核精度和運行時間目標，從而縮短產品上市時間 (TTM)。

模擬設計遷移
Cadence和三星代工廠已成功實現基於模擬單元的4nm IP向先進2nm製程的自動化遷移，從而縮短了周轉時間，同時保持了功能和設計意圖。此次遷移凸顯了技術擴展和IP復用在節省時間和開發成本方面的重要性，並為未來跨不同製程節點遷移模擬單元和其他IP奠定了基礎。

射頻晶片/封裝協同設計參考流程合作
Cadence和三星代工廠也成功展示了採用三星14nm FinFET製程的下一代毫米波應用的全面的前端模組 (FEM)/封裝天線 (AiP) 協同設計流程。透過簡化IC/模組開發各個階段（從初始系統級預算到RFIC/封裝協同設計、分析和版圖後驗證）之間的設計資料管理，縮短了設計週轉時間。

3D-IC的電源完整性
Cadence和三星合作進行了全面的全流程3D-IC電源完整性分析，涵蓋了從早期探索到最終簽收的整個流程，並採用了先進的Cadence EDA工具，包括Voltus InsightAI、Innovus實施系統和Integrity 3D-IC平台。

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