[KJ] 連新版CPUZ都無法辨識的新制程的 Intel Core 2 Duo E6400

原帖由 twgsm 於 2006-11-16 19:01 發表
正確說法是L2 是2M
不是之前4M被閹割成2M
INTEL為了減少成本改的制程

原來是改成原生就是 2M L2
     突然想到以前 NV40 .....

原生 2M~那麼快就有ES版阿!~~:)...

新製程現身，舊製程會不會便宜點啊~

好想玩扣肉喔~可惜預算不夠，只能用AM2

這就是原生L2 cache 2M
據之前新聞說法，改用新製程，可以再降低成本

   製程更新是一定要的
   不然  如何賺更多錢
      

看看 藏了些什麼

小弟發表一些拙見...

通常我們稱製程是指其 MOSFET 的 minimum gate-length 為多少 um（或 nm）決定。

像 TSMC 0.18 um，其 min. gate-length 就是 0.18um，這些定義在 spice model 中都找的到。

所以，製程還是 65nm 。

我看了前面幾篇回文，正確的說法應該是改 CPU 的 layout。

之前 Intel E6400 的 cache 是 2M，不過那是 disable 掉本來 4M cache 其中的 2M

這是有辦法作的到的。

本來在 CPU 中，畫 4M 的 cache，可是你又把 2M 給 disable 掉

但是，送到 foundrry 廠（也許 intel 本身就有廠了）還是要作 4M cache 的面積啊。成本比較高 XD

現在改 layout， cpu 中只要放 2M cache。面積小，成本降低了。

以上，是我的一些小小的看法。

原帖由 shaq 於 2006-11-17 15:56 發表
小弟發表一些拙見...

通常我們稱製程是指其 MOSFET 的 minimum gate-length 為多少 um（或 nm）決定。

像 TSMC 0.18 um，其 min. gate-length 就是 0.18um，這些定義在 spice model 中都找的到。

所以，製程還是 65nm 。

...

製程改進不僅是Gate length，包括Low-K以及使用更大尺寸的Wafer來量產都可以說是製程上改進。


在下的一點拙見。:)...

KJ是不是故弄玄虚哦，1.49v 400*8， 这个。。。不会这么差吧，哈哈

赶快献真身啦

我的E6400可以4G 32M空冷說 , 比我差就丟了~~~~