(PR)Intel 3D堆疊CMOS電晶體結合背面電源和直接背面接觸，為下一代晶片提供更高的性能

Intel正在展示其下一代3D堆疊CMOS電晶體技術，該技術利用背面電源和直接背面接觸來為下一代晶片提供更高的性能和擴展性。

新聞稿：今天Intel公佈了多項技術突破，為公司未來製程路線圖保留了豐富的創新管道，並強調了摩爾定律的延續和發展。

在2023年IEEE國際電子元件會議(IEDM) 上，Intel研究人員展示了3D堆疊CMOS（互補金屬氧化物半導體）電晶體與背面電源和直接背面接觸相結合的進步。該公司還報告了背面電力傳輸（例如背面接觸）的最新研發突破的擴展路徑，並且它是第一個在同一300-300通道上成功展示矽電晶體管與氮化鎵(GaN) 電晶體管的大規模3D單晶片整合的公司。毫米 (mm) 晶圓上，而不是封裝上。

當我們進入Angstrom時代並在四年內超越五個製程時，持續創新比以往任何時候都更加重要。在IEDM 2023上Intel展示了其推動摩爾定律的研究進展，強調了我們提供領先技術的能力，這些技術可實現下一代移動計算的進一步擴展和高效電力傳輸。

——Sanjay Natarajan，Intel資深副總裁暨零件研究部總經理

為什麼重要： 電晶體縮放和背面功率是幫助滿足對更強大的計算呈指數增長的需求的關鍵。年復一年，Intel滿足了這種計算需求，顯示其創新將繼續推動半導體產業的發展，並且仍然是摩爾定律的基石。Intel的零件研究小組不斷突破工程的界限，透過堆疊電晶體管，將背面功率提升到一個新的水平，以實現更多的電晶體管縮放和改進的性能，以及證明由不同材料製成的電晶體管可以整合在同一晶圓上。

左圖顯示了電源線和訊號線混合在晶圓頂部的設計。右圖顯示了新的PowerVia技術，這是Intel業界首個獨特的背面供電網路實現。PowerVia是在2021年7月26日的「Intel Accelerated」活動上推出的。在活動中，Intel展示了公司未來的製程和封裝技術路線圖。（圖片來源：Intel公司）

最近發布的製程技術路線圖強調了該公司在持續擴展方面的創新，包括PowerVia 面電源、用於先進封裝的玻璃基板和Foveros Direct，這些技術源自Intel，預計將在本十年投入生產。

我們是如何做到的： 在IEDM2023上Intel展示了其致力於創新新方法的承諾，在矽上放置更多電晶體管，同時實現更高的性能。研究人員已經確定了透過有效堆疊電晶體來繼續擴展所需的關鍵研發領域。與背面電源和背面接觸相結合，這些將是電晶體管架構技術向前邁出的重要一步。除了改進背面功率傳輸和採用新型2D通道材料外，Intel還致力於在2030年將摩爾定律擴展到封裝上的上兆個電晶體。

Intel在IEDM 2023上展示的最新電晶體研究成果展現了業界首創：能夠以小至60奈米 (nm) 的縮放閘極間距垂直堆疊互補場效電晶體 (CFET)。這可以透過堆疊電晶體管來提高面積效率和性能優勢。它也與背面電源和直接背面接觸相結合。它強調了Intel在全柵電晶體領域的領導地位，並展示了該公司超越RibbonFET的創新能力，使其在競爭中處於領先地位。

Intel在四年內超越了五個製程，並確定了透過背面供電繼續縮小電晶體管規模所需的關鍵研發領域：

Intel的PowerVia將於2024年投入生產，這將是背面供電的首次使用。在IEDM 2023上Intel確定了在PowerVia之外擴展和擴展背面電力傳輸的路徑，以及實現這些目標所需的關鍵製程進步。此外這項工作還強調了背面接觸和其他新穎的垂直互連的使用，以實現節省面積的裝置堆疊。

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