繼堆疊L3快取之後，AMD現在正探索如何在未來的晶片上堆疊L2快取，以獲得更低的延遲

AMD在一篇新的研究論文中探索了在其未來的晶片上堆疊L2快取的方法，以提供類似或更好的延遲。

AMD發表了一篇題為「平衡延遲堆疊式快取」的有趣研究論文，專利申請號碼為「US20260003794A1」。在這篇論文中，AMD公開了一種平衡延遲堆疊式快取技術。

我們知道AMD已經提供了堆疊式快取技術，即3D V-Cache，它在核心運算晶片的頂部或底部增加了一個額外的L3快取層。第一代3D V-Cache堆疊在Zen架構的運算晶片頂部，而第二代則將其放置在運算晶片下方。這兩種方案的基本原理大致相似，因為它們都使用了堆疊式快取層。

AMD的3D垂直快取（或稱為X3D快取）解決方案已被應用於從客戶端Ryzen系列到頂級資料中心處理器（例如EPYC系列）的各種晶片。在AMD持續開發其L3 3D 垂直快取技術的同時，該公司也正在探索更多堆疊快取的方法。這項專利表明，L2快取堆疊將是AMD的下一個研發重點。

AMD在其堆疊式L2快取設計中提供了一個範例，展示了一個連接到運算晶片和快取晶片的基礎晶片，然後在基礎晶片之上再添加一個運算晶片和快取晶片。此範例使用了一個包含四個512KB區域的快取模組，總容量為2MB L2，以及一個CCC（快取控制電路）。此L2快取複合體可依需求擴展，框圖中顯示最大可擴展至4MB。

這種堆疊式方案採用與3D V-Cache相同的原理，即透過矽通孔將L2/L3堆疊層連接到基體晶片和計算複合體上。矽通孔垂直佈置在堆疊式快取系統的中心，該系統包含第一個快取晶片和第二個快取晶片。計算複合體 (CCC) 控制資料輸入和輸出。

在論文中，AMD以平面式1MB L2快取和2MB L2快取配置為例進行說明。論文指出平面式1MB L2M快取的典型延遲為14個時脈週期，而堆疊式1MB L2M快取的延遲僅為12個時脈週期。這表明堆疊式L2快取不僅可以提供更高的容量，還可以實現與典型平面式方案相當甚至更優的時脈週期延遲。

而且堆疊式L2快取不僅延遲更低，AMD還透露它還能節省功耗。雖然距離我們在實際晶片上看到堆疊式L2快取的實際應用還需要一段時間，但就像堆疊式L3 3D V-Cache一樣，我們有理由相信無論是CPU還是GPU，AMD未來的晶片都會整合這項技術。最終結果如何，我們拭目以待。

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