台積電加速 CoPoS 封裝開發！將取代 CoWoS，玻璃基板成本或降低 30%

近年來，為了滿足新一代人工智慧（AI）與高效能運算（HPC）晶片日益龐大的算力需求，台積電（TSMC）除了持續深耕先進製程節點，更進一步加碼先進封裝技術的投資。

其中，台積電正積極籌備新世代的 CoPoS（Chip-on-Panel-on-Substrate）封裝技術；主要目的是讓中介層「面板化」，將傳統的圓形晶圓，替換為矩形基板，大幅減少邊緣面積的浪費，進而容納更多的小晶片（Chiplets）。

現行標準  CoWoS  封裝，主採用 300mm（12 吋）圓形晶圓；而未來的 CoPoS 矩形基板，尺寸最大可達 750 × 620 mm；此外，台積電也規劃  515 × 510mm 與 310 × 310mm 等多種規格；將載具由圓改矩後，不僅能封裝體積更大的運算晶片，面積利用率更能從原先的不到 70% 飆升至 90% 以上，預估單位面積成本將可顯著降低 20% 至 30%。

根據《Wccftech》外媒消息，台積電正全面加速 CoPoS 技術的開發與生態系建構；目前台積電已完成 CoPoS 試驗生產線的建置，計畫於 2027 年展開試產，並預計在 2028 年下半年正式進入量產階段，屆時封裝尺寸將可突破 9.5 個光罩面積的限制。

同時為突破現有基板的物理極限，台積電亦放眼未來，計畫在 2030 年前後導入「玻璃基板」材質，藉由提升大面積量產的良率，進一步鞏固其在先進封裝領域的霸主地位。

業界客戶方面，消息表示 AMD 有望成為台積電 1.4nm 先進製程以及 FOWLP（扇出型晶圓級封裝）技術的主要客戶，預期相關技術將率先應用於未來  Zen 7 架構的處理器產品線。

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