台積電制定萬億級電晶體晶片封裝計劃，2030年前完成1.4/1nm製程的開發

在IEDM 2023會議上，台積電（TSMC）介紹了萬億級電晶體晶片封裝的路線圖，將採用3D封裝完成。為了實現這一目標，台積電重申了正在開發的2nm級別的N2和N2P工藝，另外會在2030年之前，完成1.4nm級A14工藝和1nm級A10工藝的開發。

根據TomsHardware通報，台積電預計隨著包括CoWoS、InFO和SoIC等封裝技術的進步，可在2030年左右打造出萬億級電晶體的晶片。此外，台積電也在致力建造多達2000億個電晶體的單晶片。

近年來，由於晶片製造商面臨技術和資金的挑戰，尖端半導體製程技術的發展有所放緩。與其他同行一樣，台積電也面臨相同的挑戰，但作為全球最大的晶圓代工廠，台積電非常有信心，隨著2nm、1.4nm和1nm製程節點的推出，能夠在未來五到六年內在性能、功耗和晶體管密度方面帶來進一步的提升。

目前英偉達的GH100是最複雜的單晶片設計之一，擁有800億個電晶體，不過台積電錶示，很快便會有更為複雜的單晶片設計出現，電晶體數量將超過1000億個。要製造如此大的晶片，難度和成本都變得越來越高，因此更多的晶片設計公司傾向於採用多晶片設計，AMD的Instinct MI300X和英特爾的Ponte Vecchio就是很好的例子，由數十個小晶片組成。

根據台積電的說法，這個趨勢將會持續下去，幾年後我們會看到超過1兆電晶體組成的多晶片解決方案。

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