NVIDIA Echelon芯片的核心示意图及架构图曝光

wu.hn8401 · 發表於 2012-1-9 11:27:08

NVIDIA Echelon芯片的核心示意图及架构图曝光

　　日前国内IT网站PCINLIFE论坛管理员Edison曝光了多张NVIDIA用于展示的幻灯片，内容为NVIDIA ExaScale计划主要产品Echelon芯片的核心示意图及架构图等。

　　从图上可以看出，Echelon芯片内部拥有64个命名为“NoC（Network on Chip）”的SM模块，每个模块拥有4组SM单元，每组SM单元中拥有8个类似于CUDA Core的SM Lane单元，并通过内部界面与L2缓存及其它SM单元相互连接，另外在芯片中间还有8个LOC（Latency Processor）单元，预计芯片面积为290平方毫米，采用10nm工艺打造。

早前公布的Echelon架构图

　　实际上，早前NVIDIA亦曾经公布过Echelon架构图，当时称该芯片的双精度运算能力为20TFLOPS，不过在日前曝光的资料中就下降至16TFLOPS。对此Edison称，最新的参数可能是没有算入CPU的运算能力。

資料來源:https://www.expreview.com/18135.html

zsc15461 · 發表於 2012-1-9 12:00:27

有看沒有懂...GOOGLE中...

x61055t · 發表於 2012-1-9 23:14:46

這是什麼??

wu.hn8401 · 發表於 2012-1-9 23:48:03

每個SM模組裡面含8個SM Lane（類似CUDA Core），晶片中間的8個LOC即Latency Processor也就是Project Denver要製造的主要東西。整體晶片面積為17*17約290平方毫米，採用逼近矽晶片極限的10nm制程工藝製造。