台積電成功開發28奈米低耗電製程

台積電(TSMC)宣佈成功開發28奈米低耗電技術，同時配合雙/三閘極氧化層(dual/triple gate oxide)製程，將32奈米製程所使用的氮氧化矽(Silicon Oxynitride，SiON)/多晶矽(poly Si)材料延伸至28奈米製程，使得半導體可以持續往先進製程技術推進。

此一製程技術的優勢還包括高密度與低Vcc_min六電晶體SRAM元件、低漏電電晶體、已通過驗證的傳統類比/射頻/電子熔線(analog/RF/electrical fuse)元件、低電阻-電容延遲(low-RC)的低介電質銅導線(Cu-low-k interconnect)。此項成果並在近日於日本京都舉行的2009超大型積體電路技術及元件技術研討會(2009 Symposia on VLSI Technology and Circuits)上發表。


該篇論文中並指出，使用28奈米雙/三閘極氧化層系統單晶片技術所產出的64Mb SRAM，良率十分優異。此一SRAM的元件尺寸為0.127平方微米，晶片閘密度(raw gate density)達每平方公釐390萬個閘。在SRAM Vcc_min、電子熔線及類比領域的優異表現足以證明此製程技術的可製造性(manufacturability)。


此一領先的製程技術再次展現台積公司在低耗電、高效能製程採用氮氧化矽/多晶矽材料，提供客戶深具成本效益解決方案的承諾及能力。在這篇論文中，藉由應變矽(straining engineering) 與氧化層厚度最佳化的氮氧化矽材料所產出的電晶體，與前一世代的45奈米製程技術相較，不但速度提高25~40%，操作功耗減少30~50%，還擁有低待機及低操作功耗的優勢。


台積電早在2008年9月即宣佈將28奈米製程定位為全世代(Full Node)製程，提供客戶使用具能源效率的高效能及低耗電製程技術，並預計於2010年初開始生產。該公司預計將依照原定時程提供客戶28奈米技術平台。

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